ファンイン制限のある論理回路の設計

カルノー図から積和形の論理式を求めた(ここでは $f^{'}$ の積和形をドモルガンで否定する方針)
1. $\sum m (0, 3, 4, 5, 8, 9, 10, 14, 15)$ について、 $f^{'} = a^{'} b^{'} c + a b^{'} c d + ab c^{'} + a^{'} b c + a^{'} c d^{'}$
2. 2段回路にするには4入力andと5入力ORが必要
$f^{'} = b^{'} d (a^{'} c^{'} + a c) + a^{'} c (b + d^{'}) + ab c^{'}$ の形に因数分解
両辺を否定する
1. $f^{''} = [b^{'} d (a^{'} c^{'} + a c) + a^{'} c (b + d^{'}) + ab c^{'}]^{'}$
2. $f = [b + d^{'} + (a + c) (a^{'} + c^{'})] [a + c^{'} + b^{'} d] [a^{'} + b^{'} c]$
全体をNORに変換

今までは論理回路の遅延を無視してきた

$ϵ_{1}$ は入力が来てから切り替わるまでの遅延、 $ϵ_{2}$ は入力が終わってから切り替わるまでの遅延
遅延素子を使って意図的に遅延を発生させることもできる

タイミング図を書くと遅延の様子がわかる

組合せ論理のハザード

スイッチング回路は過渡応答をする場合がある
この組み合わせによって

等が起きる

静的1ハザードは積和形(and-or)のカルノー図上で隣り合う1が同じ囲いの中にないと発生する

静的0ハザードは和積形(or-and)のカルノー図上で隣り合う0が同じ囲いの中にないと発生する

$x x^{'} a$ の項があり、 $a = 1$ の隣接マスで $x$ と $f$ の値が異なり、 $x$ が3つ以上のパスで伝播すると動的ハザードが発生

→冗長な項/回路を追加してハザードを防止する

なお、組合せ回路だけでハザードを防止しようとするのは現実的ではなく、ふつうは順序回路で吸収する(式が冗長になってしまうため)

また、複数の入力が同時に変化するともうお手上げ

入力には0/1を切り替えられるスイッチ+X(不明)+Z(ハイインピーダンス)
途中の経路にはプローブを接続する

等の問題が考えられる

集積回路(IC, integrated circuits)

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